Abstract
在目前 積體電路設計需求下，元件的執行效率已經成為主要的瓶頸問題之一。如何使電路的執行效率高，便成為一個很重要的研究主題。在本篇論文中，我們探討如何利用調整各個電晶體大小以使元件的執行效率最佳化。利用我們所實作出來的系統可取得各個電晶體的最佳大小尺寸使元件的延遲時間(Delay Time)符合所需。我們的系統利用SPICE 語言所描述的一個電晶體電路(transistor-level circuit Schematic)及各電晶體的寬度限制(Width Constraints) 當作輸入；輸出則是電晶體的最佳大小尺寸。我們把這個最佳化問題轉換成一個非線性規劃問題(Nonlinear Pro-gramming Problem)，并利用一個稱之為The complex Method的演算法來求得解答。在轉換過程中，我們利用電晶體激發關係(Triggering Re-iations) 建立了一個延遲關係圖(Delay Graph) 模型。并利用Elmore Time constant中的RC-TRee 模型建立電路中的非線性延遲函數(Non-linear Delay Functions)。我們最佳化的目標函數(Objective Function)則是針對延遲關係圖中的每一個輸出點(Output Nodes)加以考慮。我們的目標是要使真正抵達時間(Actual Arrival Time) 與所需抵達時間(Required Arrival Time) 的差達到最小。本論文提出了一些數學證明以保證我們所找到的解是一個整個最佳解(Global Optimum)而不只是一個區域最佳解(Local Optimum) 。證明的技巧利用Convex Function Over Convex Space的觀念。我們使用C 語言將整個系統實作出來，并在VAX 8550上執行。實驗結果證實我們所使用的方法極為優越。