Abstract
由於積體電路技術的突飛猛進，已由SSI 時代，進而發展到MSI 時代，目前已然進入VLSI之紀元。而今一個小小的IC, 往往包含了數萬個電晶體,於是乎復雜且高密度的IC 設計,已然成為一不可抗拒的主流。我們所針對的Layout Style是P-type與N-type電晶體各被擺成一列的layout Style，在以前，Vehara及Van cleemput所提出的此種Layout Style被普遍採用。最近，我們THEDA Group提出新的Style，與前者最大不同處是把Power Rails放在cell 的中間而不是上、下兩處。以往的研究朝向減少cell寬度以及降低cell高度的兩種極端方法，而實際上，不同大小的cell應該重視不同的方法。有鑑於此, 我們提出一種利用參數控制兩者之間的比重的方法,以達到減少大量運算時間與減少所需要的面積。我們將電晶體定位的問題分成四部分來解決,分別是:1.Cluster Placement2.chaining3.Chain Placement4.chain orientation在cluster placement 中, 每個cluster 都是一個complex gate, 并且經過transistor pairing, 而且將所有cluster排列成有次序的陣列,根據cluster placement 的結果以及我們給定的三個參數來完成chaining的過程，最後用chain placement 及chain orientation 來降低cell的高度。