Abstract
隨著電晶體縮小化製程演進，靜電放電（Electrostatic Discharge，ESD）對IC的等效破壞能力不斷的升高，防護電路設計人員為了更精準的靜電放電防護電路設計需要更多的相關資訊來進行適當的設計。 本論文的內容主要研究靜電放電導致閘極氧化層的電性衰退以及探討氮化閘極氧化層製程與靜電放電抗性的關係。並藉由其電性衰退情形提出防護電壓設計概念。 在閘極氧化層的靜電放電防護電壓設計方面，我們首次針對25A超薄氧化層電晶體提出靜電放電防護設計窗（Design Window）。我們發現25A超薄氧化層在受到ESD stress後，其閘極氧化層電特性只有兩種明顯的變化---崩潰或沒有變化。也就是說25A超薄氧化層的靜電放電臨限電壓非常明顯：超過此電壓值，氧化層便崩潰，未超過此電壓值氧化層電性不會有所變化。根據這種現象，我們量測出了一個25A超薄氧化層對靜電放電持續時間的設計窗，這將有助於ESD防護電路設計人員進行準確的設計。另外，我們發現薄氧化層電晶體（40A）受到ESD stress後的電性變化情形與超薄氧化層大不相同。SILC（Stress Induced Leakage Current）的產生使得薄氧化層的ESD防護範圍難以訂定。在經過各種測試後，我們發現靜電放電次數增加會使薄氧化層的崩潰電壓值減少。利用這種方式將有助於ESD防護電壓設計。 在探討氮化閘極氧化層製程與靜電放電抗性的關係方面，我們發現電晶體閘極經過ESD stress後，氧化層會有hole trapping的現象，並且會有interface state的產生。並且隨著stress次數增加hole trapping的現象會變成electron trapping的情形。閘氧化層經過快速熱退火氮化處理的電晶體在interface state的產生方面表現出較好的抗性。利用Charge Pumping的量測方式，確認了1050℃10秒氮化處理的電晶體較不容易因ESD stress而產生interface state。但是在hole trapping方面，快速熱退火氮化處理的電晶體表現的反而比純氧電晶體差。 在本篇論文中我們還簡單的討論了GGNMOS平面結構參數與ESD抗性的關係。經由測試結果顯示，電晶體通道寬度是主要影響電晶體ESD抗性的平面參數，還有LDD製程會大量降低電晶體ESD抗性，這與先前的文獻結果相同。