Abstract
現今的影像編碼應用中，運動估測（ Motion Estimation ）是一項很重要的技術之一。在這我們提出一種階層式的運動估測演算法，並合理的映射至超大型積體電路架構。我們將整個的運動估測分成兩個步驟。在第一步驟中，較大的區塊（ Block ） 在一個大的搜尋面積（ Search Area） 中得到一個概略的運動向量（ Coarse Motion Vector ），並且影像像素（ Pixel ） 經過降頻 （ Decimation ） 處理，使得須要處理的資料大為降低。第二步驟中，利用原來未被降頻處理的影像像素資料，將原先的區塊分割為四個較小的小區塊，以概略運動向量位置為中心作較小範圍的搜尋，以得到各自較精確的運動向量。通常階層式的搜尋演算法都需要大量的記憶體，如果能夠讓相鄰區塊的搜尋面積資料重疊相互利用，就可以大大減少所需的記憶體數目。我們設計了一個記憶體架構，可以平行化､任意的讀取所需的資料，這對即時的影像處理是很重要的。我們所應用的架構有一些很重要的特性，它的完成率與須要處理的影像像素數目有關。第二，因為在概略搜尋步驟中影像像素先被降頻處理，使得所須處理的影像像素數目及搜尋範圍內所有可能匹配位置的數目皆只有全面搜尋架構的四分之一，這樣就能減小估測器的大小。經過這兩年的研究，除了將原先提出的架構作較好的修改，並且更詳細的設計其細部的電路。整個電路並且用電路模擬程式（ Verilog ） 作驗證，證實它的正確性。整個設計的結果告訴我們是非常適合高解析度電視（ HDTV ）的應用。Motion estimation is one of the key components in mostcurrent video coding applications. In this thesis, wewill propose a hierarchical motion estimation algorithm anddevelop VLSI architectures with reasonable hardwarecomplexities. Motion estimation is to be conducted in twostages, namely coarse search stage and fine search stage. Inboth search stages, full search method is applied. Globalmotions are firstly determined using large reference blockswith large search ranges and sub- sampling in the firststage. Utilizing the global vectors as an offset in the secondstep with small blocks and small search ranges the localvectors are found thereafter. Furthermore, a large number ofmemory accesses are necessary usually. With thoughtfulselection of parameters the number of memory accesses can befurther reduced, if search windows for neighboring refer- encewindows overlap. We propose an array memory architecturewhich provides parallel and random access to data as neededby array processors for real time image processing. Ourarchitecture has important characteristics that theprocessing time is proportional to the number of theinput pixels of the current frame. Because the input pixelsof the coarse search stage can be decimated, our proposedarchitecture reduces both the block size and the search area byfour times of the architecture for full search, leading togreat reduction of the size of the motion estimator. We alsocarry out the detail design for the proposed architecture, makesome improvements on the original proposal. Hardware levelsimulation using Verilog HDL is performed to verify thisarchitecture by comparing with software simulation in C.These results show that our design is suitable for HDTVapplications.