Abstract
本發明係關於一種電路設計之驗證方法，其特徵在於根據一預定遞迴函數ai+1=(ai-1)2+1分派數值1/ai至該電路設計之輸入埠，其中i代表輸入埠之編號，且數值a1不等於2或1。較佳地，a1等於或大於3，且為正整數。特而言之，該數值代表邏輯1或邏輯0之機率。此外，本發明之驗證方法更包含根據分派給輸入埠之數值，計算電路設計之輸出埠的輸出值，且計算該輸出值係在布林邏輯閘之層次，自輸入埠向輸出埠以逐步方式進行。
- Title
- 電路設計之驗證方法
- Creators - without role
- 俊堯 王 - 國立清華大學電機資訊學院資訊工程學系謝禎安吳世傑俊堯 王 - 國立清華大學電機資訊學院資訊工程學系
- Identifiers
- 9957787830006774
- Academic Unit
- Department of Computer Science, College of Electrical Engineering and Computer Science, National Tsing Hua University
- Language
- Traditional Chinese
- Resource Type
- Patent
- Patent
- I292541
- Date application
- 07/09/2005